根据RISC-V基金会去年7月公布的数据，2022年采用RISC-V架构的处理器已出货100亿颗，预计2025年有望突破800亿颗。在SoC中部署RISC-V内核，已经发展为一个快速增长的趋势。这背后的重要驱动力是RISC-V能够定制或创建ISA和微架构扩展，以区分各应用领域的处理器设计。

但是，考虑到高度的复杂性和所需的高水平专业知识，使用RISC-V指令集来设计具有正确扩展的专有内核并非易事。不仅要在架构上精心设计，还要评估其实现和设计决策对芯片功率、性能和面积（PPA）的影响。

为了帮助芯片设计人员快速开发定制化的RISC-V处理器并实现最佳PPA，新思科技推出RTL Architect与ASIP Designer两种工具。

ASIP Designer是用于设计、实现、编程和验证专用指令集处理器的工具。利用ASIP Designer芯片设计人员可以快速获得优化的C/C++编译器、周期精确的模拟器和ASIP可综合硬件实现。通过使用ASIP独有的compiler-in-the-loop和synthesis-in-the-loop方法学，能够将ISA和微架构快速调整到适合的应用领域。

RTL Architect是业界首个集成了签核技术的物理感知RTL分析、探索和优化系统，通过快速、多维实现预测引擎，可以准确预测架构变化对PPA的影响，而无需等待物理设计团队的反馈意见，更早更快的得到可预测的结果。

7月13日，新思科技联合智东西公开课策划推出「RISC-V内核设计与PPA优化技术公开课」，由新思科技（中国）数字芯片设计前端实现应用工程师经理闵婧、ASIP Designer工具集资深应用工程师翟宝陆两位技术专家共同主讲，主题为《如何快速开发定制化RISC-V处理器并实现PPA目标》。

闵婧老师将在公开课中分享在SoC中部署RISC-V内核的增长趋势，并就评估RISC-V处理器在实现和架构设计决策对PPA的影响这一难题进行解读。之后，她会重点讲解新思科技RTL Architect与ASIP Designer两个工具的特性。

翟宝陆老师会重点分享RTL Architect与ASIP Designer的互操作性，并结合实际案例展示如何利用新思科技RTL Architect与ASIP Designer，实现用于AI加速的RISC-V ISA可扩展处理器设计。

公开课内容

主题：如何快速开发定制化RISC-V处理器并实现PPA目标
提纲：
1、在SoC中部署RISC-V内核是一个快速增长的趋势
2、评估RISC-V处理器在实现和架构设计决策对PPA的影响是难题
3、新思科技RTL Architect与ASIP Designer概述
4、RTL Architect与ASIP Designer的互操作性
5、案例研究：用于AI加速的RISC-V ISA可扩展处理器设计

主讲人：

闵婧，新思科技（中国）数字芯片设计前端实现应用工程师经理，主要负责协助客户使用RTL Architect、Design Compiler、Fusion Compiler、Formality等数字前端实现验证工具，提供技术支持工作。拥有多年数字电路前端实现经验，在加入新思科技之前，曾就职于海思麒麟芯片设计部，参与多款麒麟芯片的设计实现工作

翟宝陆，新思科技（中国）ASIP Designer工具集资深应用工程师，主要负责协助客户使用ASIP Designer工具设计专用指令集处理器 (ASIP)，以及工具售后技术支持工作。拥有多年专用指令集处理器设计验证经验，对ASIP的架构探索以及性能优化有很深入的理解。在加入 新思科技之前，曾就职于展讯通信，负责语音处理、ISP 和无线领域的多个专用处理器的设计和验证工作。

课程信息

直播时间：7月13日14：00
直播地点：智东西公开课直播间