随着集成电路工艺水平的提高，芯片的规模越来越大，如何在规模化生产中快速剔除不合格的芯片，减少芯片的测试周期和成本变得越来越重要，而这些都离不开DFT（Design for Test, 可测试性设计）。

可测试性设计是一种集成电路设计技术，主要任务是通过增加逻辑、替换元件以及增加引脚等方法设计特定的测试电路，同时对被测试电路的结构进行调整，提高电路的可测性，即可控制性和可观察性。在设计阶段添加这些结构虽然增加了电路的复杂程度，看似增加了成本，但是往往能够在测试阶段节约更多的时间和金钱。

目前，传统芯片的可测试性设计已经有了成熟完善的标准、方法和工具，那么在AI芯片时代，该如何进行芯片的可测试性设计呢？它与传统芯片的可测试性设计有什么不同呢？

4月25日晚8点，AI芯片合辑第四季第3讲将开讲，由全球EDA三巨头之一西门子明导（Mentor）的首席研发工程师黄宇博士主讲，主题为《AI芯片的可测试性设计》。

黄宇博士是IEEE高级会员，DAC, ITC, VTS, ATS, ETS, ASPDAC, NATW 等多个国际会议的组委会委员。拥有37项美国专利，发表了120篇国际论文，主要研究大规模集成电路的测试和诊断。本次讲解黄宇博士将重点从AI芯片的可测试性设计的方法、难点、注意事项等方面进行系统讲解。